台積電示警AI I/O瓶頸 COUPE平台揭露兩大路線

（綜合中央社、聯合報、壹蘋新聞網等3家媒體報導）

台積電光子封裝整合副處長陳明發今天在SEMI與矽光子產業聯盟舉辦的矽光子國際論壇發表演講，指出AI詞元（Token）使用量快速成長，I/O瓶頸已成巨大挑戰。

陳明發引用高盛預估，全球AI Token使用量到2030年將較2026年增加24倍，主要動能來自代理式AI（Agentic AI）。他進一步指出，AI運算能力每2年約成長3倍，但I/O效能每2年僅成長約1.4倍，兩者差距持續擴大，形成「I/O Wall」。傳統銅線在高頻環境下難以支援長距離傳輸，必須轉向光學傳輸。

台積電的COUPE（緊湊型通用光子引擎）是發展矽光子與先進封裝整合的重要技術平台。陳明發首次揭露COUPE的兩大光耦合方案：COUPE-GC（光柵耦合）採用矽透鏡、銅製背面反射鏡及光柵耦合器；COUPE-EC（邊緣耦合）則透過晶片邊緣進行光訊號耦合[1]。

在頻寬擴展上，台積電採取兩大策略：一是「Fast and Narrow」，提高單通道速度由200Gbps朝400Gbps以上發展，同時增加通道數量；二是「Slower and Wider」，透過增加波分多工（WDM）波長數量來擴充頻寬[1]。

陳明發表示，相較傳統銅線，光學I/O技術可望帶來約4至10倍的能源效率提升，並將延遲降低約10至20倍。COUPE未來不只是單純的光學I/O平台，可能進一步成為連接運算晶片與光學元件的重要整合平台。

台積電目前光學I/O主要有兩種整合架構：第一是共同封裝光學（CPO），將光學引擎與交換器晶片整合在同一封裝中；第二是更進一步的光學I/O整合（OOI），將光學引擎直接整合至運算晶片的矽中介層上。相關CPO方案已於今年開始生產。

異質整合是COUPE下一步重點。陳明發指出，未來可在COUPE背面整合調變器、半導體光放大器及光源，同時COUPE本身也能作為光學中介層，擴大光電整合彈性[1]。台積電也提供完整矽光子製程設計套件（PDK），協助客戶縮短產品設計時間。

（新增中央社、壹蘋新聞網等3家媒體報導）

本次報導重點從台積電矽光子技術轉向異質整合散熱瓶頸與AI基礎設施跨層設計挑戰。

台積電先進封裝研發處長陳燕銘在SEMICON Taiwan 2026異質整合高峰論壇明確指出，散熱「不是將要成為瓶頸，而是已經是瓶頸」。隨CoWoS封裝尺寸由5.5倍光罩擴大至明年9倍、2029年逾14倍，單一封裝總功耗將增加6倍。台積電長期目標是取消TIM介面散熱材料，直接將微通道製作在晶片背面，打造TIM-less高度整合水冷架構[2]。

CoWoS良率方面，陳燕銘透露今年量產的全球最大5.5倍尺寸CoWoS，良率穩定超過98%[2]。從2024年至2029年，單一CoWoS封裝邏輯晶片由2顆N7 Die增至最多24顆SoIC Die，電晶體數量成長逾48倍，HBM頻寬同期成長逾34倍[1]。

SoIC微縮方面，A14 SoIC鍵合間距將推進至4.5微米，規劃2029年進入大批量生產。HBM4 Base Die採用N12製程，功耗降低逾45%、頻寬提升2.5倍；HBM5將採用N3 Base Die，頻寬再增2.5倍[2][1]。

COUPE技術方面，第一代已於今年量產，未來置位路徑從電路板、基板朝向中介層發展，結合400Gbps調變器與多波長方案，預計2027至2028年傳輸頻寬達4Tbps。相較1公尺銅線傳輸每bit約30 picojoule，COUPE置於PCB可提升2倍能效，放上基板形成CPO再提升2倍、延遲縮短10倍，直接整合至Interposer能效再提升5倍[2]。

微軟Azure硬體系統與基礎架構總裁Rani Borkar則在CEO Summit指出，AI基礎設施面臨記憶體、網路、電力等多層次瓶頸，單一層改善不足以解除，「AI效率的下一個突破口是跨層協同設計」[4]。Meta AI與運算基礎架構工程副總裁唐春強表示，自研AI晶片MTIA 450與MTIA 500預計約2027年推出[4]。