華為發表半導體「韜定律」 挑戰摩爾定律

（綜合中央社、聯合報等4家媒體報導）

中國電信巨頭華為25日在上海舉行的2026國際電路與系統研討會上，由公司董事、半導體業務部總裁何庭波正式發表半導體新原則「韜（τ）定律」，宣稱以「時間縮微」替代傳統「幾何縮微」，作為突破摩爾定律瓶頸的新路徑。

何庭波在題為「半導體新路徑探索與實踐」的主旨演講中指出，近年摩爾定律面臨物理極限與經濟效益雙重挑戰，晶體管「幾何縮微」放緩。「韜定律」提出系統性降低時間常數（韜τ），透過邏輯折疊等創新技術壓縮訊號傳播時延，以提升晶體管密度。該定律構建了貫穿器件、電路、晶片到系統層面的多層級協同優化體系。

華為表示，過去6年已基於該技術成功設計並量產381款晶片，今年秋季將發布新一代麒麟手機晶片，完整採用邏輯折疊技術以提升性能。預計到2031年，基於該定律的高端晶片晶體管密度將達到1.4奈米製程的同等水準。

路透指出，外界普遍認為中國不太可能單靠傳統製造方式達到此水準，因美國已限制中國取得先進微影設備等關鍵技術[2]。何庭波則表示，「未來一定屬於開放合作」，期待與全球科學家、工程師和產業夥伴合作推動產業發展[2]。

（新增TVBS新聞、中時電子報、壹蘋新聞網等6家媒體報導）

本次報導新增多項關鍵細節與業界反應，包括輝達執行長黃仁勳對華為技術路線的公開警告、路透社提出的五項質疑，以及多位分析師對散熱與量產挑戰的深入分析。

黃仁勳警告「可怕結果」

TVBS報導指出，輝達執行長黃仁勳曾公開警告：「如果DeepSeek與華為結合，對美國來說將是非常可怕的結果。」他認為這代表中國可能正在改寫晶片產業的底層邏輯[8]。

路透五項質疑

壹蘋新聞網引述路透社報導，針對華為「韜定律」與1.4奈米目標提出五項疑點：一、中國目前最先進晶片製造能力約在7奈米等級，與1.4奈米存在世代落差；二、缺乏先進曝光設備，傳統微縮路線難以達標；三、「韜定律」屬系統架構導向，非傳統製程節點突破；四、出口管制下關鍵設備、材料與設計工具取得仍受限；五、高密度晶片面臨散熱、功耗與多晶片整合等工程挑戰[6]。

分析師兩派看法

Counterpoint Research副總監Brady Wang表示，中國短期可能將與全球領先者的技術差距從5至7年壓縮至2至3年，但雲端AI伺服器的成本、功耗與散熱仍是挑戰[4]。DGA Group技術主管Paul Triolo則持保守看法，強調折疊設計無法解決真實1.4奈米等級的完整製程、良率與熱管理問題[4]。

散熱與量產挑戰

多位封裝專家指出，LogicFolding垂直堆疊會帶來嚴苛散熱挑戰：底層電路產生的熱量難以穿透上層排出，若散熱與功耗控制不佳，將直接限制晶片工作頻率與最終良率[4]。中時電子報引述分析師指出，此突破目前仍屬理論與設計層面，最終能否商業化量產取決於中國的製造能力[3]。

麒麟2026細節

聯合報報導，根據華為現場簡報，新一代「麒麟2026」晶片晶體管密度達238MTr/mm²，較傳統2D設計提升53.5%，P核心能效提升41%，最高頻率提升12.7%。陸媒估算其性能接近初代台積電3奈米水準[1]。

財經評論員批評

自由時報報導，財經網紅胡采蘋批評華為「韜定律」是「故弄玄虛」，認為所謂邏輯折疊技術與台積電CoWoS封裝概念相似，並質疑華為2025年營收僅8809億人民幣，與2024年幾乎持平，淨利較2023年大幅下滑[5]。