華為發表「韜定律」V2版 公開麒麟2026實測數據

（綜合中時電子報、聯合報等2家媒體報導）

華為半導體業務總裁何庭波於7月3日在中國科學院科技論文預發布平台ChinaXiv發表《面向多層級電子系統的時間縮微理論》（韜定律）V2版本，這是自5月25日V1版發布後首次重大內容更新，新增量產實測數據與工程細節。

V2版將原有零散論述整合為完整內容，新增τ分層時空模型、LogicFolding邏輯折疊架構、鍵合界面截面、Unified Bus互連架構、Hi-ONE光引擎等核心技術的原理示意圖與實物剖面圖[1]。

V2版公開麒麟2026與基準晶片麒麟9030 Pro的電壓、工作頻率、歸一化功耗、晶片面積、功率密度等關鍵參數，用量產晶片的實際性能表現驗證韜定律的實際應用效果[1]。此外，V2版在移動端場景補充了TSV從頂層金屬下移至M6層、多有源層堆疊等中長期演進路徑，給出可落地的技術規劃節奏[1]。

清華大學合聘教授闕志克日前指出，由於無法使用先進的半導體製造工藝，華為不得不尋求替代方案來降低導線延遲對先進晶片的性能影響，結果創建出以現有封裝設備、實現三維晶片的邏輯折疊技術[1]。