（綜合自由時報、聯合報等2家媒體報導）
華為半導體業務部總裁何庭波5月25日在上海2026 IEEE國際電路與系統研討會（ISCAS 2026）上發表「韜（τ）定律」，提出以「時間縮微」替代「幾何縮微」作為半導體演進新原則。何庭波聲稱，透過LogicFolding邏輯折疊技術，目標在2031年達到「相當於」1.4nm的電晶體密度，繞過對ASML EUV微影設備的依賴。
此舉引發國際媒體關注。彭博資訊報導認為，此前中美晶片領域差距約五年，若華為能在2031年量產1.4nm晶片，差距將縮短至三年以內，甚至可能對ASML構成競爭威脅[1]。路透評論稱，在先進光刻技術受限下，從製程迭代轉向系統層面優化是可行之路；華爾街日報則形容此為「中國晶片破局方案」[1]。
何庭波隨後向中國科學院提交論文，稱「韜定律」能在提升AI算力上發揮作用，預計現在AI用10秒完成的任務，未來一年內能縮短到1秒[1]。業界專家普遍認為，此規律意味著半導體演進不再僅依賴晶體管尺寸縮小，晶片產業鏈可能隨之重估，封裝產業有望迎來新需求[1]。
然而，自由時報專欄作者林修民對此提出質疑。他回顧中國半導體過往目標，包括「中國製造2025」原訂2020年半導體自給率達40%、2025年達70%，但至今市佔率仍原地踏步；上海微電子（SMEE）的28奈米曝光機自2018年起多次宣稱將於2020年、2021年、2023年底交付，至今未見蹤影[2]。他批評華為先前的「相當於5奈米」、「相當於3奈米」口號均未實現，如今又提出「相當於1.4奈米」，呼籲先結清未實現的承諾[2]。
（新增中央社、聯合報、自由時報等8家媒體報導）
輝達執行長黃仁勳5月28日晚間在台北「兆元宴」後接受聯訪，首度公開回應華為「韜定律」。他表示，這對華為是突破，但對台積電不是威脅；台積電使用晶片堆疊與3D封裝技術已近10年，技術非常先進。華為可在不縮小線寬下將電晶體數量增加2至4倍，但台積電與台灣擁有該技術已長達10年[4][2]。
半導體分析師Ian Cutress在播客節目中指出，華為「韜定律」的研究報告因出現「短暫的句子」等特徵，很可能是AI撰寫的。他強調，晶片堆疊概念早在2021年AMD簡報中就已出現，英特爾EMIB技術最初構想可追溯至2008年，該技術已研發10年之久，量產才是最大挑戰。他建議華為「或許應該更謙虛一些」[3]。
黃仁勳晚宴出席者包括台積電董事長魏哲家、鴻海董事長劉揚偉、廣達董事長林百里、華碩董事長施崇棠及和碩董事長童子賢等科技業大咖[4][2]。被問到下一站是否前往韓國，黃仁勳比出安靜手勢，未正面回應[4][2]。
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